Laporan Akhir 1 (percobaan 1)

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja

5. Video Percobaan

6. Analisis

7. Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

2.1 Alat

a.. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

2.2 Bahan (proteus) [kembali]

a. IC 74LS112 (J-K Flip-Flop)

b. CD4013B (D Flip-Flop)

c. Gerbang AND (IC 7048)

d. Gerbang OR (IC 7432)

e. Power DC

Gambar 6. Power DC

f. Switch (SW-SPDT)

Gambar 7. Switch

g. Logicprobe atau LED

Gambar 8. Logic Probe

3. Rangkaian [Kembali]

    

4. Prinsip Kerja [Kembali]

pada percobaan 1 modul 4 ini dilakukan kondisi dimana sesuai dengan jurnal yang mana inputan tersebut terhubung pada switch-swtich yang dapat di atur pada rangkaian. sehingga menghasilakn kondisi serial in/serial out (SISO), serial in/paralel out (SIPO), paralel in/serial out (PISO), dan paralel in/paralel out (PIPO).  Serial in, data akan masuk satu-persatu. Serial out data keluar satu persatu, paralel in data masuk bersamaan, dan paralel out data keluar secara bersamaan.

5. Video Percobaan [Kembali]

6. Analisis [Kembali]

1. analisa output yang dihasilakn tiap tiap kondisi

jawab : 

a. pada kondisi 1 yang mana B3-B6=0, BO dan B2 = 1 dan B1=x maka output merupakan shift register serial in serial out (SISO), input dimasukkan satu persatu dan keluaran dikeluarkan satu persatu.

b. pada kondisi 2 yang mana B3-B6,B1=X,B0=1 dan B2 = ↓ maka outout merupakan shift register serial in paralel out(SIPO), input dimasukan secara satu persatu dan keluaran secara bersamaan.

c. pada kondisi 3 yang mana B3-B6 =X,B1=0 dan B0 dan B2 = 1 maka output merupakan shift register paralel in serial out (PISO) input masuk secara bersamaan dan keluaran bergantian

d. pada kondisi 4 yang mana B3-B6 =X,B0=1, B3 dan B2=0 maka output merupakan shift register paralel in paralel out (PIPO), input masuk secara bersamaan dan keluar secara bersamaan

2. jika gerbang AND dihapus, sumber clock dihubungkan langsung ke flip-flop, bandingkan output yang didapatkan.

jawab :

jika gerbang AND dihapus maka keluaran paralel tidak memungkinkan karena untuk mendapatkan keluaran paralel maka CLK harus berlogika 0

7. Download [Kembali]

Download HTML [klik]

Download video Percobaan [klik]

Download file rangkaian [klik]

Download datasheet 74LS112 [klik] 

Download datasheet 7408 (gerbang AND) [klik]

Download Datasheet 7432 (gerbang OR) [klik]